LVDSの波形を測定すると、回路設計してるときには想定もしてなかった現象がでてたりしませんか？
たとえば、
- アイパターンが閉じる
- リンギングがでる
- オーバーシュート／アンダーシュートでる
などです。
この記事では、わたしがこれまで経験した中で特に多かった上記トラブルの原因と対策方法を紹介しています。
同じ症状でお悩みの場合は、不具合解決のきっかけになれば幸いです。
どうすれば改善できるのか？ わかりやすく説明していますのでぜひお読みください。
この記事を書いているわたしは、デジタル回路設計歴20年です。これまでの経験と知識を活かし、現在はマネージャーとして商品企画や開発チームのサポートを行っています。
もくじ
トラブル①：アイパターンが歪む（終端抵抗の位置）
(事例①) LVDSのアイパターンをオシロで観測すると、オーバーシュート・アンダーシュートや、リンギングが発生しています。
【原因】「終端抵抗」が入力ピンから離れた場所にある
受信側IC（液晶コントローラ）の「終端抵抗（100Ω）」が入力ピンから離れた場所に実装されているのが原因です。
受信側ICの入力ピンから遠く離れた場所に「終端抵抗」が接続されていると、入力ピン～終端抵抗までの区間が「スタブ」になります。
「スタブ」になると終端抵抗として効果がないため、受信側ICの入力ピンで信号の反射が起きて、その結果、波形が歪んでしまいます。
（「終端抵抗」とは、受信側ICの入力ピンのすぐそばに実装する抵抗のことです。）
【対策】「内蔵終端抵抗」を使う
- 基板上の終端抵抗を未実装にして、受信側IC（液晶コントローラ）の「内蔵終端抵抗」を使います。
内蔵終端抵抗を使う理由は、「スタブ」がなくなるので、信号の反射も小さくなって波形の改善が期待できます。 - もし、受信側ICに内蔵終端抵抗がない場合は、送信側ICの出力ピンのすぐそばに、「ダンピング抵抗」を直列に追加して波形を改善します。
以下、「内蔵終端抵抗」を使うときの注意点です。こちらも合わせてご覧ください。
トラブル②：アイパターンが歪む（差動インピーダンス不整合）
（事例②） LVDSのアイパターンをオシロで観測すると、オーバーシュート・アンダーシュートや、リンギングが発生しています。
【原因】差動インピーダンスがずれている
基板パターン、もしくは、フレキやケーブルの「差動インピーダンス」がずれているのが原因です（インピーダンス不整合）。
一般的に、LVDS信号の差動インピーダンスは、「100Ω」です。
基板パターンや、フレキ、ケーブルの差動インピーダンスが、100Ωからずれていると、インピーダンス不整合による信号反射が起き、波形が歪む場合があります。
100Ωからずれたパターン寸法が、長い場合は、この「インピーダンス不整合」が、歪む原因の可能性が高いです。
もし、差動100Ωインピーダンスから外れたパターンの長さが、ごく短い場合（電気長が短い）、そのパターンでインピーダンス不整合が起きても、波形が大きく歪むほどの影響は出ないと思います。ごく短い場合、波形歪みの要因は他にあると考えられます。
【対策】差動インピーダンスを揃える
基板の「層構成表」や「テストクーポン」の測定結果を入手して、以下をチェックしましょう。
- 基板CADデータのLVDS信号パターンと、「層構成表」のLVDS信号のパターン幅とパターン間隔、層間厚が、一致しているか確認する。
- 基板CADデータのLVDS信号パターンの基準GNDベタが分断されているような「スリット」がないことを確認する（リターン経路の分断がない確認する）。
- 差動100Ωの「テストクーポン」の差動インピーダンスの測定結果を入手し、バラツキ含めて範囲内（例 ±10%：90Ω～110Ω）に収まっているか確認する。
もし、差動インピーダンスが100Ωから大きくずれている場合は、基板工場やフレキメーカーへ再試作を依頼して、再評価します。
トラブル③：アイパターンが歪む（信号立ち上りが速すぎる）
（事例③） LVDSのアイパターンをオシロで観測すると、オーバーシュート・アンダーシュートや、リンギングが発生しています。
【原因】エンファシス機能がオンになっている
送信側ICの「エンファシス機能」がオンのため、LVDSの出力信号の立ち上り（dv/dt）が速すぎるのが原因です。
「エンファシス機能」については、以下で解説していますので、「エンファシスってなに？」という方は見てみてください。
【対策】エンファシス機能をオフにする
- 送信側ICのLVDS差動出力ピンの「エンファシス」機能をオフにします。
- 「エンファシス」機能をオフにしても波形が改善しない場合は、送信側ICの出力ピンの「ドライブ電流」が大きい可能性があります。
ドライブ電流を、小さい設定へ変更します。 - ドライブ電流を小さくしも波形が改善しない場合は、送信側ICの出力ピン直近に、直列に「ダンピング抵抗」を挿入します。
例）10Ω → 22Ω → 33Ωの順に大きくして、歪みが小さくなるかオシロで波形を確認しながら、最適な定数を決定します。
実機でダンピング抵抗の定数をふって、波形確認するのはかなり手間暇がかかりますよね。
そんなときは、「プリント基板のシミュレーション」を活用するのも手です。
「プリント基板のシミュレーションは、初めて」という方は、下記を読むと「プリント基板のシミュレーション」をイメージできると思います。
>> 【回路設計者向け】プリント基板のシミュレーションで「できること」・「基板設計会社への頼み方」
トラブル④：アイパターンの電圧振幅が小さい
アイパターンの電圧振幅が小さくなっています。受信側ICの差動入力電圧の振幅が約150mVです。
【原因】終端抵抗の実装間違い
「終端抵抗」の実装間違いが原因です。
「終端抵抗」が、基板上の終端抵抗と、液晶コントローラの「内蔵終端抵抗」の両方が使われていました。
終端抵抗100Ωｘ2個の並列接続になると、合成抵抗は半分の50Ωになり、結果、受信側ICの差動入力の電圧振幅も小さくなっていました。
合成抵抗[Ω] = （100*100）/ (100+100) = 50
【対策】IC内蔵終端抵抗、または、基板上の終端抵抗、どちらかを使う
「終端抵抗」は、基板上の「外付け終端抵抗」、または、液晶コントローラの「内蔵終端抵抗」の、どちらか一方を使うようにします。
以下、「内蔵終端抵抗」を使うときの注意点です。こちらも合わせてご覧ください。
「終端抵抗」が液晶コントローラに内蔵されている場合は？
基板上の終端抵抗と、内蔵終端抵抗をそれぞれ使ったアイパターンを測定・比較し、きれいな波形になる終端抵抗の方を選びましょう。
液晶コントローラの「内蔵終端抵抗」を使って、規格値を満たせなかったら？
「外付けの終端抵抗」を使いましょう。
外付けの抵抗は、「100Ω ± 1%品」など、バラツキの小さい抵抗を使うことをおすすめします。
終端抵抗の定数によって、アイパターンの開口はどう変わるの？
通常の終端抵抗は100Ωですが、下表のとおり、終端抵抗を大きくすると、アイパターンの開口は大きくなります。
逆に、終端抵抗を小さくすると、開口も小さくなります。
| 終端抵抗 | アイパターンの開口 （受信側ICの電圧振幅） |
|---|---|
| 大きい | 大きい |
| 小さい | 小さい |
トラブル⑤：波形の立ち上りがなまっている
アイパターンがなまっています（波形の立ち上りがゆるやかになっている）。
【原因】フレキの減衰特性が大きい
フレキの損失（減衰特性）が大きいのが原因です。
フレキの減衰特性が大きく、LVDS信号がフレキを通過することで高調波成分が減衰し、立ち上りがなまってしまいました。
【対策】送信側ICのドライブ電流を大きくする
- 送信側ICのLVDS信号出力の「ドライブ電流」を大きく設定し、立ち上り・立ち下りを鋭くする。
ドライブ電流の変更方法は、使用するICのデータシートに記載されていると思います。 - フレキの寸法を短くして、フレキ自体の損失（減衰特性）を小さくする。
この対策は、フレキの変更が必要なので、すぐに対処するのは難しいかもしれません。
トラブル⑥：立ち上り波形に「段付き」が出る
アイパターンの立ち上りに「段付き」（ディップ）が出ます。
【原因】波形観測ポイントが間違っている
波形観測ポイントの間違いが原因です。
オシロの観測ポイントを信号入力側ではなく、送信ICの出力ピンそばで波形観測していたため、信号反射の影響で波形が歪んでいました。
【対策】波形観測は、信号入力ピンの直近で行う
波形観測は、受信側ICの入力ピン直近で行うようにします。
もし受信側ICの入力ピン直近で、オシロのプローブを当てるのが物理的に難しい場合は、入力ピン直近の信号パターンの「レジスト」を削って、むき出しになったパターンにプローブを当てて波形を観測します。
ここで、波形観測時の注意点です。
受信側ICがFPGAのような大きなパッケージの部品で波形観測する場合は、以下の注意が必要です。
信号入力側ICがFPGAのような大きなパッケージの部品では、入力ピンの直近で波形観測しても、パッケージ内部のRLC成分で信号が反射し、波形が歪んで観測される場合があります。
上記のように、実機での観測が物理的に難しい、パッケージ内部の信号波形は、「プリント基板のシミュレーション」で確認することができます。
「プリント基板のシミュレーションは、初めて」という方は、下記リンクもぜひ読んでみてください。「プリント基板のシミュレーション」がイメージできると思います。
>> 【回路設計者向け】プリント基板のシミュレーションで「できること」・「基板設計会社への頼み方」
【注意】液晶コントローラの「内蔵終端抵抗」のバラツキ
「内蔵終端抵抗」の注意点
液晶コントローラの「内蔵終端抵抗」を使うときの、注意点があります。
それは、
ICによっては、内蔵終端抵抗の「バラツキ」が大きい
ことです。
終端抵抗のバラツキとは、たとえば、Typ 100Ωに対して、Min 85Ω、Max 115Ω のように、下限～上限までの幅がある特性をいいます。
内蔵終端抵抗のバラツキが大きいと、波形にどんな影響がありそうでしょうか？
一番考えられる症状は、「液晶コントローラの個体差で、アイパターンの開口が変わってしまう」ということ。これは心配ですよね。
もしアイマスクに対して開口のマージンが少ない場合、液晶コントローラの製造ロットなどの個体差によってはマスクにかかってしまい、動く基板と、動かない基板がでてきてしまう、ってことです。
内蔵終端抵抗を使うときの、チェック項目
液晶コントローラの、内蔵終端抵抗を使う場合は、必ず、以下を確認しておきましょう。
- 内蔵終端抵抗の、上限～下限のバラツキはどのぐらいか？
⇒ 液晶コントローラのデータシートを見る、または、ICベンダーへ問い合わせる。 - バラツキ含めて、LVDSのアイパターンが規格値を満たしているか？
⇒ 実機の波形をオシロで確認する。
一般的には、液晶コントローラーの「内蔵終端抵抗」を使う方が、LVDS信号パターンの「スタブ」がなくなるので、信号の反射が小さくなります。
信号の反射が減ると、アイパターンもキレイな波形になります。
しかし、内蔵終端抵抗のバラツキが大きい液晶コントローラを使うと、アイパターンの開口に影響します。
「内蔵終端抵抗」を使うときは、必ず、上記のチェック項目を確認するようにしましょう。
基板を作る前に、アイパターンを確認する方法
実機のアイパターン測定は、当然ですが、基板を作った後に行います。
もし基板に何か問題が見つかった場合は、2回目の試作費用と時間がかかってきます。
「基板を作る前に波形評価できないかな・・・」って思いませんか？
そんな方法があります。
それは、「プリント基板のシミュレーション」です。
もちろん、終端抵抗を上限～下限にふって、シミュレーションすることも可能です。
以下リンクでは、「プリント基板のシミュレーション」についての説明しています。「シミュレーションは初めて」という方にもわかりやすく説明していますのでぜひお読みください。
>> 【回路設計者向け】プリント基板のシミュレーションで「できること」・「基板設計会社への頼み方」
まとめ：【LVDS】波形トラブルの原因と対策
この記事では、わたしがこれまで経験したLVDSの波形トラブルの中で特に多かった事例（6つ）を紹介しました。
この記事が少しでも不具合解決のきっかけになれば幸いです。
LVDSのような高速信号が走る基板をきちんと動くように作るには、「信号が高速になると、基板上でどう振る舞うのか？」を理解しておくことが重要です。
以下のリンクでは、高速信号の回路設計に役立つおすすめの本を紹介しています。こちらも合わせてぜひご覧ください。
>>【高速デジタル信号】回路設計・基板パターン設計の第一歩！初心者にピッタリの本3冊
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【高速デジタル信号】回路設計・基板パターン設計の第一歩！初心者にピッタリの本3冊
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